3D-chipstabling øger AI-forbindelsestætheden

 

CEA-Leti har demonstreret en hybrid bonding-proces mellem chip og wafer (D2W) med forbindelsesafstande ned til 1 μm, målrettet ydeevnebegrænsninger i kunstig intelligens-acceleratorer, højtydende computersystemer og avancerede billeddannelsesenheder. Resultaterne blev præsenteret på Electronic Components and Technology Conference (ECTC) 2026 i Orlando, Florida, og fremhæver fremskridt mod tættere vertikal integration inden for halvlederpakning.

Hybrid bonding mellem chip og wafer til avanceret halvlederintegration
Efterhånden som skaleringen af transistorer nærmer sig fysiske og økonomiske grænser, anvender halvlederproducenter i stigende grad avanceret pakning og tredimensionel integration for fortsat at forbedre computeres ydeevne. I stedet for udelukkende at være afhængig af mindre transistorer gør 3D-integration det muligt at stable flere enhedslag vertikalt, hvilket reducerer den afstand, data skal bevæge sig mellem komponenter.

CEA-Letis demonstration fokuserede på hybrid bonding mellem chip og wafer, en teknik der direkte forbinder individuelle chips med en wafer ved hjælp af højtydende kobber-til-kobber-forbindelser. Ved at reducere forbindelsesafstanden til 1 μm øger teknologien markant antallet af forbindelser, der kan placeres inden for et givet areal.

For AI-acceleratorer og højtydende computersystemer, hvor hukommelsesbåndbredde og dataoverførsel er væsentlige ydeevnebegrænsninger, kan øget forbindelsestæthed forbedre kommunikationen mellem stablede enheder og samtidig reducere energiforbruget forbundet med datatransport.

Elektrisk validering af forbindelser med ultrafin afstand
Forskerholdet rapporterede succesfuld elektrisk testning af strukturer med op til 100.000 forbindelsesled. Ifølge CEA-Leti bekræftede resultaterne anvendeligheden af hybrid bonding-teknologien til applikationer med høj forbindelsestæthed.

Elektrisk karakterisering af daisy-chain-teststrukturer viste forventet funktionalitet og produktionsudbytte for forbindelsesafstande fra 5 μm ned til 2 μm. Strukturer med 1 μm afstand fungerede også tilfredsstillende, selvom udbyttet var begrænset af justeringsnøjagtigheden i de aktuelt tilgængelige bonding-systemer.

Arbejdet repræsenterer et vigtigt skridt mod højere vertikal forbindelsestæthed i halvledersystemer, hvor konventionelle forbindelsesteknologier på pakkesiden kan blive en begrænsende faktor.

Udfordringer med justeringsnøjagtighed og waferrekonstruktion
At opnå en forbindelsesafstand på 1 μm krævede løsning af to centrale produktionsudfordringer: justeringspræcision og overfladeplanarisering.

Den primære tekniske udfordring bestod i at positionere chips med tilstrækkelig nøjagtighed under bonding-processen. Ved submikrometerdimensioner kan selv små afvigelser i justeringen påvirke elektrisk forbindelse og produktionsudbytte.

Processen krævede også waferrekonstruktion ved hjælp af en teknologi til udfyldning af mellemrum mellem chips (IDGF). Dette trin udfylder rummene mellem tilstødende chips, før yderligere vertikale forbindelsesstrukturer etableres. For at understøtte efterfølgende procestrin optimerede forskerne kemisk-mekanisk polering (CMP) for at opnå den nødvendige overfladeplanhed til pålidelig hybrid bonding og vertikal sammenkobling.

Disse procesforbedringer er udviklet til at understøtte fremtidige multi-chip-arkitekturer med stadig tættere stablingskonfigurationer.




Integration med TSV- og Through-Oxide-forbindelsesteknologier
Den demonstrerede D2W-teknologi er en del af en bredere integrationsplan for halvledere, som omfatter højdensitets gennem-silicium-viaer (HD TSV'er) og gennem-oxid-viaer (TOV'er).

TSV'er skaber vertikale elektriske forbindelser gennem siliciumsubstrater, mens TOV'er muliggør elektrisk routing gennem oxidlag. Sammen med udfyldning af mellemrum mellem chips kan disse teknologier understøtte waferrekonstruktion og integration af flere chips med forskellige funktioner i én samlet stablet pakke.

Sådanne arkitekturer bliver stadig vigtigere i avancerede AI-systemer, billedsensorer og heterogene computerplatforme, hvor processorer, hukommelser og specialiserede acceleratorer skal udveksle store datamængder med minimal latenstid.

Muligheden for at kombinere D2W- og wafer-til-wafer-integration (W2W) kan også give større fleksibilitet i balancen mellem ydeevne, produktionsudbytte og produktionsomkostninger.

Køreplan mod submikrometer-forbindelser
CEA-Leti oplyste, at den nuværende demonstration fungerer som en overgangsplatform til validering af fremtidige koncepter.

Den næste forskningsfase vil fokusere på integration af D2W-bonding med HD TSV- og TOV-teknologier samt en videre udvikling mod en målsat forbindelsesafstand på 0,5 μm. Ifølge forskerne forventes fremtidige bonding-systemer med justeringsnøjagtighed på omkring 0,5 μm (3σ) at forbedre produktionsudbyttet ved disse dimensioner.

Yderligere reduktion af forbindelsesafstanden kan muliggøre væsentligt højere forbindelsestæthed og understøtte de voksende krav til båndbredde i næste generation af AI-acceleratorer og avancerede CMOS-billedsensorer.

Forskningen blev udført inden for rammerne af FAMES Pilot Line og ANR NextGen-projektet under France 2030-initiativet. Relateret arbejde med udfyldning af mellemrum mellem chips, gennem-oxid-viaer og højdensitets gennem-silicium-viaer modtog støtte fra IRT Nanoelec.

Yderligere kontekst
Dette afsnit beskriver tekniske specifikationer og konkurrencemæssige sammenligninger, som ikke var inkluderet i den oprindelige pressemeddelelse.

Kapløbet om at øge forbindelsestætheden er blevet et centralt fokusområde inden for avanceret halvlederpakning. Sammenlignelige teknologier omfatter TSMC's SoIC (System on Integrated Chips), Intels Foveros, Samsungs X-Cube og hybrid bonding-teknologier udviklet af imec og andre halvlederforskningsorganisationer.

Nuværende avancerede hybrid bonding-teknologier opererer typisk i det lave encifrede mikrometerområde, hvilket gør den demonstrerede D2W-hybrid bonding med 1 μm forbindelsesafstand til en væsentlig milepæl inden for skalering af vertikale forbindelser. Efterhånden som AI-hardwarearkitekturer i stigende grad baseres på chiplets og heterogen integration frem for traditionel monolitisk skalering, bliver teknologier, der muliggør tættere vertikale forbindelser, en kritisk del af halvlederforsyningskæden. Forbedringer i forbindelsestæthed kan øge båndbredden pr. arealenhed og samtidig reducere energiforbruget til kommunikation – to parametre, der bliver stadig vigtigere for AI-acceleratorer, højtydende computerplatforme og avancerede billeddannelsessystemer.

Redigeret af Aishwarya Mambet, Induportals-redaktør, med AI-assistance.

www.cea.com